Utilizzo di LDO e PLD per funzioni di abilitazione e disabilitazione dell’alimentazione

Di Dan Tooth, Field Application Engineer, Texas Instruments

Introduzione

Molti sistemi richiedono l’abilitazione e la disabilitazione per mezzo di linee di controllo o al momento dell’applicazione dell’alimentazione in ingresso. Sebbene un piccolo microcontroller (MCU) sia in grado di implementare di implementare la funzione di abilitazione/disabilitazione, è comunque necessario scrivere, gestire e aggiornare il codice per realizzarla. Molti progetti che utilizzano un SoC (system-on-a-chip) hanno una MCU all’interno del SoC, il che rende ridondante aggiungerne un altro. Inoltre, il consumo energetico della MCU nel SoC non è sufficientemente basso da mantenerla sempre accesa e fornire la funzione come controller di abilitazione.

In questo articolo verrà proposta una soluzione hardware per controller di abilitazione a basso costo e basso consumo energetico che consuma soltanto pochi microampere di corrente, utilizzando un regolatore lineare a basso dropout (LDO, low-dropout) con l’aggiunta di un dispositivo logico programmabile (PLD, programmable logic device). Il PLD è pre-programmato con la logica necessaria per implementare la funzione di presa di decisioni del controller di abilitazione. La Figura 1 mostra la soluzione proposta, con gli alimentatori tipici di un sistema automotive che alimentano un SoC.

Figura 1: Schema di sistema di base che mostra il SoC, gli alimentatori e il controller di abilitazione

Soluzione per controller di abilitazione

Questa soluzione utilizza l’LDO da batteria TPS7B85-Q1 [1] e il PLD TPLD801-Q1 [2], mostrati nella Figura 2. Il TPS7B85-Q1 presenta caratteristiche che si dimostrano particolarmente utili in questa applicazione:

• La funzione LDO di base fornisce una tensione di uscita fissa di 3,3 V o 5 V (V_OUT) da una tensione di (V_BAT) fino a 40 V. Questa V_OUT fornisce alimentazione al TPLD801-Q1.
• Un’uscita Power Good (PG) con ritardo programmabile tramite pin. Quando si applica la V_BAT, l’LDO si accende. Quando l’LDO V_OUT raggiunge la regolazione, la PG passa ad alto dopo un ritardo programmato da un condensatore sul pin DELAY. Il TPLD801-Q1 utilizza il segnale PG in salita per rilevare e per il latch di un’applicazione iniziale della V_BAT (FIRST_EN) al fine di abilitare il sistema.
• Un comparatore SENSE uncommitted fornisce un’uscita di rilevamento logica alta o bassa (il pin SO) se il suo pin di ingresso di rilevamento (il pin SI) è rispettivamente sopra o sotto il riferimento di tensione interna di 1,21 V (V_REF). Il pin SI ha una tensione massima di 40 V indipendentemente dal fatto che l’LDO V_IN sia alimentato o meno. Per bloccare le tensioni negative è possibile utilizzare il diodo D2. Il comparatore verifica se l’ampiezza del segnale ENABLE_IN supera una determinata soglia di tensione. In tal caso, il segnale può passare all’ingresso di abilitazione del TPLD801-Q1. Questa soglia di tensione è regolabile tramite R4 e R5.
• Un pin di abilitazione di precisione (EN). La funzione di abilitazione di precisione (al contrario dell’abilitazione di livello logico) non è documentata nella scheda tecnica del TPS7B85-Q1, ma il pin EN porta a un comparatore con una soglia (ascendente) di 1,32 V V_REF e isteresi di 100 mV. Permette di utilizzare un partitore di resistenze (R2, R3) da V_BAT a EN verso terra per impostare una tensione di avvio precisa V_BAT. L’utilizzo dell’abilitazione di precisione garantisce che l’uscita dell’LDO non salga con l’aumento di V_BAT (che ha una velocità di rampa sconosciuta), ma fa sì che attenda fino a quando V_BAT è superiore alla tensione di avvio impostata prima di attivare l’LDO. In questo caso, V_OUT sale in circa 240 μs, indipendentemente dalla velocità di rampa di V_BAT. Con i valori di resistenza mostrati, la tensione di avvio V_BAT dell’LDO è pari a circa 6,5 V, ma è regolabile tramite R2 e R3. La velocità di rampa di V_OUT è importante perché il TPLD801-Q1 presenta una velocità di rampa massima (la più lenta) di V_CC consentita di 0,25 V/ms.

La resistenza di sfiato R1 scarica il condensatore di uscita dell’LDO (C1) durante lo spegnimento. Il TPS7B85-Q1 dispone di resistenze di pull-up interne da 30 kΩ sui suoi pin PG e SO. La durata del ritardo PG è a scelta. Il valore CDELAY = 4,7 nF mostrato in Figura 2 determina un ritardo di circa 4 ms.

Figura 2: Schema del controller di abilitazione

Note di progettazione per TPLD801-Q1

Il TPLD801-Q1 è un PLD qualificato per il settore automotive che integra blocchi logici quali flip-flop, contatori, ritardi, porte logiche e un oscillatore da 25 kHz o 2 MHz, oltre a divisori e un ritardo di pipeline. Lo strumento di progettazione InterConnect Studio di TI permette di progettare e simulare graficamente il progetto logico. Inoltre è possibile utilizzare il Modulo di valutazione TPLD801 e il kit per programmatori TPLD per programmare in modo permanente il progetto logico in una memoria programmabile una sola volta oppure per programmarlo temporaneamente in registri volatili.

Il cuore del progetto logico del TPLD801-Q1 è un flip-flop di tipo D, configurato come latch (ENABLE LATCH), in modo da consentire il latch del fronte di salita del clock con un’uscita logica alta. Solo l’ingresso di reset può ripristinare il latch. L’uscita del latch passa attraverso due linee di ritardo separate, ciascuna impostata a circa 15 ms. Quando l’uscita latch passa ad alto, il segnale EN_VBAT_PWR passa immediatamente ad alto e abilita l’alimentatore front-end.

Per far sì che il front-end si accenda per primo, il segnale EN_LV_PWR diventa alto circa 15 ms più tardi e abilita gli alimentatori che alimentano il SoC e il resto del sistema.

È possibile temporizzare il clock di ENABLE LATCH con un fronte di salita in due modi:

• Al primo evento di abilitazione, generando un fronte di salita sull’uscita PG dell’LDO.
• Con un segnale ENABLE che sia stato trasmesso al PLD dall’uscita SO del TPS7B85-Q1 e che il PLD abbia misurato, rilevando che è più lungo di una durata pre-programmata. In alternativa, è possibile utilizzare un segnale ENABLE/ invertito se è necessaria una diversa applicazione; se però non viene utilizzato, viene fissato su alto.

Nel secondo caso, e allo scopo di rifiutare segnali di rumore spuri, il PLD misura se il segnale ENABLE in ingresso è sufficientemente lungo facendolo passare attraverso una linea di ritardo sincronizzata con l’oscillatore interno da 25 kHz diviso quattro del PLD. L’oscillatore da 25 kHz ha un consumo energetico molto basso pari a 8,2 μA. Il numero di linee di ritardo pari a 94 determina un ritardo totale di circa 15 ms, sebbene sia anche possibile impostare questa durata su un valore diverso in base alle esigenze dell’applicazione. Se il segnale ENABLE in ingresso è ancora presente durante e dopo questo ritardo, l’uscita della linea di ritardo passa ad alto, il che rappresenta un fronte di salita per il clock dell’ENABLE LATCH e lo fissa a un livello logico alto. Se il segnale ENABLE in ingresso non è presente per tutto il tempo, il contatore del ritardo si azzera e il fronte di salita del latch non ha luogo.

Quando la centralina elettronica deve spegnersi, la MCU del SoC emette un fronte di salita tramite un input/output generico. Questo segnale DISABLE si collega al transistor open-drain mostrato in Figura 1 e abbassa il pin DISABLE/ del PLD per ripristinare ENABLE LATCH. Una volta ripristinato ENABLE LATCH, l’uscita EN_LV_PWR passa immediatamente a basso; circa 15 ms dopo, l’uscita EN_VBAT_PWR passa a basso. Questo ritardo di 15 ms consente ai circuiti di alimentazione a bassa tensione di seguire la sequenza corretta richiesta dal SoC prima che l’alimentatore front-end venga disattivato. I tempi di ritardo tra la salita o la discesa di EN_VBAT_PWR ed EN_LV_PWR sono configurabili modificando il numero di linee di ritardo.

Selezionando gli ingressi PLD come ingressi a trigger di Schmitt si ottiene un certo margine di manovra in termini di velocità di transizione dei segnali logici che li alimentano. I due segnali di uscita di abilitazione sono configurati come push-pull. Se invece si utilizza un open-drain, questa configurazione provoca un problema all’accensione, in quanto le uscite dell’open-drain vengono portate momentaneamente su alto dalle resistenze di pull-up prima che la memoria programmabile una sola volta (OTP) del TPLD801-Q1 abbia caricato e configurato le uscite come open-drain. Persino con push-pull, le uscite presentano un’elevata impedenza prima che la memoria OTP venga caricata. Pertanto potrebbero essere necessarie delle resistenze pull-down esterne. La Figura 3 mostra il progetto complessivo del PLD.

Figura 3: Progetto logico del TPLD801-Q1

Risultati del test al banco

La Figura 4 mostra un segnale ENABLE_IN da 18 V applicato al controller di abilitazione, che ha sicuramente un’ampiezza tale da consentire al comparatore TPS7B85-Q1 di passarlo al PLD. Il segnale presenta inoltre una durata sufficiente affinché il rilevamento venga convalidato dal PLD. L’ENABLE LATCH viene fissato su alto in risposta a questo segnale ENABLE_IN e rimane alto anche se ENABLE_IN cambia stato. È possibile ripetere con successo questo test per un segnale a bassa ampiezza da 3,4 V all’estremo opposto. In alternativa è possibile ripetere i test per segnali ENABLE_IN di breve durata e ampiezza ridotta, o entrambi, che non siano sufficienti in termini di durata o ampiezza per attivare ENABLE LATCH su alto.

Figura 4: Tensione del pin SI del TPS7B85-Q1 per un segnale ENABLE_IN da 18 V (rosso) e tensione PLD interna di ENABLE LATCH (blu)

La Figura 5 mostra il comportamento del circuito che applica per primo la potenza di ingresso all’LDO. Il pin PG va su alto quando l’LDO esegue la regolazione e, dopo un ritardo (impostato da CDELAY), l’evento di prima accensione viene rilevato dal PLD e l’ENABLE LATCH si ferma su alto. Per questo test è stato utilizzato il condensatore CDELAY da 1 μF predefinito della scheda di valutazione, che offre un ritardo molto più lungo.

Figura 5: Tensione del pin PG del TPS7B85-Q1 (rosso) alla prima accensione e tensione ENABLE LATCH (blu)

La Figura 6 mostra le uscite effettive del PLD, incluso un ritardo approssimativo di 15 ms durante la sequenza di accensione. La Figura 7 mostra le uscite PLD nel corso di un evento DISABLE, evidenziando il ritardo di 15 ms.

Figura 6: Output di EN_VBAT_PWR (rosso) e output di EN_LV_PWR (blu) dal PLD

Figura 7: Comportamento di sospensione, che mostra il segnale EN_LV_PWR (blu) in discesa, seguito dal segnale EN_VBAT_PWR (rosso)

Conclusione

Questa soluzione hardware a basso costo e basso consumo energetico per la gestione delle funzioni di abilitazione e disabilitazione dell’alimentazione permette di eliminare la necessità di una MCU esterna e rende possibili ulteriori personalizzazioni. Inoltre è possibile ordinare un PLD personalizzato con il progetto logico già pre-programmato su di esso. La disponibilità di un PLD pre-programmato elimina i tempi e i costi necessari per la scrittura e la manutenzione del firmware di una MCU. Grazie al PLD pre-programmato, inoltre, si rende superflua la programmazione di una MCU nell’ambiente di produzione. Queste caratteristiche che consentono di risparmiare tempo e derivanti dalla presenza del PLD pre-programmato, unite all’economicità della soluzione hardware TPLD801-Q1 e TPS7B85-Q1, permettono di risparmiare denaro in termini di costi complessivi del sistema. Il TPLD801-Q1 è disponibile in un piccolo package di soli 1,6 x 2,1 mm, mentre il TPS7B85-Q1 è disponibile in un package da 3 x 3 mm, il che consente di risparmiare spazio nel layout complessivo del circuito stampato. Queste caratteristiche sono utili per i progettisti di circuiti stampati, che spesso si trovano ad affrontare il problema di integrare sempre più funzionalità a parità di superficie sulla scheda.

Ringraziamenti – L’autore desidera ringraziare Thijs Tooth per l’assistenza fornita nei test al banco di questa idea di circuito.

Bibliografia

1. «Regolatore a basso dropout TPS7B85-Q1 da 150 mA e 40 V con Power Good e monitoraggio di tensione integrato». Scheda tecnica Texas Instruments, N. documentazione SBVS360A, febbraio 2020, revisione novembre 2020.
2. «Dispositivo logico programmabile per automotive TPLD801-Q1 con 6 GPIO.» Scheda tecnica Texas Instruments, N. documentazione SCPS301, settembre 2024.