Analisi dell’impatto del rumore di clock su un sistema di campionamento RF con DAC

Il convertitore digitale/analogico (DAC) è un componente chiave dei sistemi di comunicazione wireless. Con lo sviluppo della moderna tecnologia CMOS, il più recente DAC di TI è un dispositivo in grado di campionare frequenze del’ordine dei gigahertz. Rispetto ai DAC con campionamento a frequenza intermedia, i DAC con campionamento a RF offrono una maggiore integrazione (Figura 1). Tali DAC sono diffusi nei sistemi wireless di quarta generazione (4G), come i sistemi duplex macro a divisione di frequenza (FDD) e duplex a divisione temporale (TDD). Poiché i DAC con campionamento a RF eseguono il campionamento alle frequenze RF e si trovano vicino alla porta dell’antenna, le loro prestazioni influiscono direttamente sull’intero sistema di trasmissione della stazione base. Il clock di campionamento ad alta velocità svolge un ruolo molto importante nelle prestazioni DAC di campionamento a RF, poiché il rumore sul clock di campionamento si ripercuote direttamente sull’output del DAC. Questo articolo descrive un metodo di valutazione dell’impatto del rumore di clock sulle prestazioni di DAC ad alta velocità. Due tipi diversi di rumore di clock, il rumore casuale e le spurie di clock, sono i principali tipi di rumore presi in considerazione.

 

Rumore casuale

Il rumore casuale segue la distribuzione gaussiana e può essere descritto o quantizzato per mezzo del jitter di clock nel dominio del tempo o del rumore di fase nel dominio della frequenza. Utilizzando un DAC unipolare a 3 bit come esempio e supponendo che non vi sia jitter del clock di campionamento, due ingressi equispaziati produrranno due uscite equispaziate (vedere Figura 2a). Come mostrato nel grafico a sinistra in Figura 2b, se è presente del jitter del clock di campionamento, allora il tempo di campionamento del DAC per un certo codice di input digitale non è definito rigidamente, come mostrato nel grafico a destra in Figura 2b. A causa del jitter di clock casuale, il tempo di campionamento del DAC presenta una deriva. L’output quantizzato del DAC passa attraverso un filtro di sagomatura per produrre il segnale di output analogico. Se il clock di campionamento non presenta jitter, ogni tempo di campionamento è corretto ed esatto; il risultato è il segnale di output analogico mostrato nel grafico di sinistra in Figura 2a. Nel caso di un clock con jitter, tuttavia, il tempo di campionamento del DAC risulterà non prevedibile. Supponendo che il tempo di campionamento sia ∆t, l’istanza di campionamento del segnale di output analogico mostrerà una deriva di ampiezza corrispondente, ∆y, come mostrato nel grafico a destra in Figura 2b. ∆y è l’errore di ampiezza ed è considerato rumore causato dall’imprevedibilità. 

Analisi teorica del rumore casuale del clock sulle prestazioni del DAC

Si consideri ora in che modo il rumore di clock influisce matematicamente sul rumore di output del DAC.

Anche in questo caso, l’output del DAC genererà un rumore di corrente o tensione (∆y) causato dal jitter di clock campionato. Supponendo che il jitter di clock sia casuale, anche il rumore di output del DAC sarà casuale. Il rumore di output generato farà quindi degradare il rapporto segnale/rumore (SNR) dell’output del DAC. Il Riferimento 1 fornisce un’analisi teorica del rumore casuale del clock sulle prestazioni del convertitore analogico/digitale (ADC) nel dominio della frequenza. Nel caso di un DAC, tuttavia, è richiesta solo la funzione di sincronizzazione per il segnale. L’Equazione 1 calcola l’impatto del rumore di clock sulle prestazioni del DAC:

dove f_SIG è la frequenza del segnale ed f_CLK è la frequenza del clock di campionamento del DAC.

Analisi teorica delle spurie di clock sulle prestazioni del DAC

A differenza delle proprietà casuali del rumore di clock, una spuria di clock è un errore temporale deterministico nel clock di campionamento. Una questione interessante su cui riflettere è: se è presente una spuria ad un certo offset di frequenza rispetto alla frequenza centrale del clock di campionamento del DAC, quale tipo di comportamento si presenterà all’uscita del DAC, ad esempio, in termini di posizione della spuria e di ampiezza della spuria? Innanzitutto occorre considerare la posizione della spuria di clock all’uscita del DAC. Per qualsiasi segnale continuo nel tempo xa(t), l’Equazione 2 calcola il segnale campionato discreto come segue:

dove x (nTS) è un segnale campionato discreto e p(t) è la funzione dell’impulso, che rappresenta anche la funzione di campionamento ideale. L’Equazione 2 indica che il processo di campionamento moltiplicherà il segnale da campionare per il periodo della funzione impulso, che è TS = 1/f_S nel dominio del tempo. Nel dominio della frequenza, poiché il processo di campionamento è equivalente a un’operazione di convoluzione, i due segnali si convolvono insieme. Se la frequenza di campionamento, f_S, è nota, allora l’Equazione 3 calcola la trasformata di Fourier della serie di impulsi come:

e P (jω) è la trasformata discreta di Fourier di p(t).

Per un clock di campionamento con una spuria fissa, l’Equazione 4 fornisce l’espressione dello spettro come:

ωS2 indica la frequenza della spuria sul clock di campionamento del DAC e [alfa] è una costante.

Supponendo che l’espressione dello spettro di un segnale continuo nel tempo sia XS(jω), l’Equazione 5 fornisce lo spettro del segnale di output quando viene campionato da un segnale di clock con una spuria fissa:

Pertanto,

Dall’Equazione 5, si noti che la spuria sull’output del DAC abbia lo stesso offset di frequenza del clock di campionamento.

La Figura 3 mostra un esempio di un clock DAC con una spuria per campionare il segnale della larghezza di banda. Per l’ampiezza della spuria che cambia all’uscita del DAC, il rapporto segnale/rumore (SNR) del DAC può essere utilizzato per sostituire e quindi seguire l’Equazione 1.

 

In Figura 3, se la spuria rientra nella larghezza di banda del segnale mostrata con B, allora la spuria del clock di campionamento colpirà il segnale e influirà sulle prestazioni della banda. D’altra parte, il rumore di fase del clock può essere considerato come un numero infinito di spurie con spaziatura di frequenza infinitamente piccola. In generale, per ottenere il rumore di fase a doppia banda, occorre integrare il rumore di fase a banda laterale singola e raddoppiarlo. Per l’integrazione del rumore di fase a banda laterale singola, utilizzare queste regole per determinare i limiti di integrazione:

• Per un’integrazione a basso limite: nel dominio del tempo, il segnale è basato su frame. Se la frequenza di jitter del clock è inferiore al periodo di frame, è possibile il jitter che cambia lentamente come una costante per un determinato frame. All’interno del frame, il cambio di fase della portante è quasi zero e non danneggia la demodulazione. Per un segnale di evoluzione a lungo termine (LTE) a 20 MHz, il periodo del frame è 10 ms, ossia 100 Hz, quindi il rumore di fase può essere integrato a partire da 100 Hz.
• Per un’integrazione ad alto limite: utilizzare metà della larghezza di banda del segnale. Per un segnale LTE a 20 MHz, il limite superiore è 10 MHz. Pertanto, per una singola banda laterale, la larghezza di banda integrale va da 100 Hz a 10 MHz per un segnale LTE a 20 MHz.

 

Analisi del rumore di clock per le specifiche del sistema DAC

Dopo aver analizzato la posizione e l’entità del trasferimento del rumore di clock all’uscita del DAC, utilizzare il livello di rumore e la larghezza di banda dell’integrazione del rumore per calcolare i cali prestazionali. A livello di sistema, il rumore della fase di clock influisce sul modulo del vettore errore (EVM) e sulla gamma dinamica priva di spurie (SFDR) dei segnali di uscita del DAC, in particolare per la modulazione digitale della forma d’onda di uscita.

Il grafico della costellazione in Figura 4 definisce l’EVM. Partendo dalla definizione, la relazione tra EVM e rumore della fase di clock può essere determinata in un sistema di campionamento DAC. In questo caso, l’esempio è la modulazione in quadratura per lo spostamento di fase (QPSK), sebbene la derivazione rimanga valida per altre modulazioni.

L’Equazione 6 definisce il modulo del vettore errore (EVM) come rapporto tra vettore errore e vettore di riferimento:

dove x (t) è il vettore del segnale di riferimento ed s(t) è il vettore del segnale di ingresso.

Prendendo in considerazione il diagramma della costellazione QPSK, è ora possibile determinare l’EVM. Supponendo che il raggio in Figura 4 sia R, secondo la definizione di modulo del vettore errore e la formula trigonometrica, il vettore errore (E) può essere determinato con l’Equazione 7.

Se Ф è piccolo, secondo la serie di Taylor, sostituire cos (Ф) = 1 – (Ф²/2) per ottenere l’Equazione 8, che mostra la relazione tra rumore di fase in radianti ed EVM.

dove Phase_Noise_RMS è il valore efficace (RMS) del rumore della fase di clock in gradi.

L’Equazione 9 calcola il rumore di fase dal diagramma di rumore di fase misurato:

dove L(f) è la densità spettrale di potenza per il rumore della fase di clock.

Pertanto,

L’Equazione 9 può essere utilizzata per ottenere il rumore di fase in radianti integrando la densità di potenza del rumore di fase su una determinata larghezza di banda.

Un modo semplice per ottenere un risultato approssimativo del rumore di fase è utilizzare la regola del trapezio (Figura 5). Innanzitutto, convertire i decibel del rumore di fase in un valore lineare, quindi calcolare l’area di A1, A2, A3, A4, ecc. Ottenere l’area totale e raddoppiarla per il rumore di fase a doppio lato per il rumore di fase totale in radianti.

 

Segue un riepilogo del processo con cui ottenere l’impatto del rumore della fase di clock su un DAC:

• Misurare il rumore della fase di clock di campionamento e ottenere il diagramma fase/rumore.
• Calcolare il rumore di uscita del DAC secondo l’Equazione 1.
• Ottenere la larghezza di banda di integrazione per il rumore.
• Ottenere il jitter del clock in radianti su una larghezza di banda specifica in base alla regola del trapezio.
• Calcolare il modulo del vettore errore (EVM) secondo l’Equazione 9.

Per ottenere l’impatto di una spuria di clock sulla SFDR del DAC, considerare l’impatto della spuria di clock di campionamento sull’uscita del DAC con due informazioni:

• Informazione sull’offset: l’offset di frequenza dal segnale di uscita principale è uguale alla frequenza di offset della spuria del clock di campionamento.
• Informazione sull’ampiezza: l’ampiezza di una spuria all’uscita può essere sostituita da SNR dell’Equazione 1, che è simile al rumore casuale. 

Raffronto fra calcoli e misure

Secondo la regola del trapezio, l’EVM calcolato è 1,14%. La misura pratica è 0,512 × 2 = 1,02%, che ha un’ottima corrispondenza con i calcoli teorici. L’EVM misurato sul diagramma fase/rumore è il risultato della banda laterale singola, che deve essere raddoppiato quando si considera l’EVM a banda doppia mostrata in Figura 6.

La Figura 7 mostra la spuria di clock testata con la scheda del modulo di valutazione DAC38RF83 utilizzando la modalità a clock esterno.

La Figura 7a è l’ingresso della spuria di clock, mentre la Figura 7b è l’uscita della spuria di clock dopo il DAC RF con un segnale 1.2288-GSPS. Secondo l’Equazione 1, la spuria di clock all’uscita del DAC è in teoria di 36 dBc e presenta una buona corrispondenza con i risultati del test. 

Conclusione

Il rumore di clock proveniente da un DAC con campionamento a RF influisce sul suo modulo del vettore errore (EVM) e sulla SFDR. Questo aspetto è stato dimostrato in questo articolo attraverso misurazioni pratiche e analisi teoriche di questi fenomeni. Gli ingegneri tecnici di applicazioni e i progettisti di sistemi possono utilizzare le equazioni presentate per eseguire l’analisi del budget della catena di trasmissione dell’uscita DAC e determinare se il rumore può rappresentare un problema in una progettazione del clock.

A cura di: Fanlong Li , China FAE (MGTS), China ZHA, Shanghai China

Bibliografia: Thomas Neu, «Clocking the RF ADC: Should you worry about jitter or phase noise?» Analog Applications Journal (SLYT705), 1Q17.